西门子数字化工业软件近日推出 Tessent™ RTL Pro创新软件解决方案，旨在帮助集成电路 (IC) 设计团队简化和加速下一代设计的关键可测试性设计 (DFT) 任务。
随着 IC 设计规模不断增大、复杂性持续增长，工程师需要在设计早期阶段发现并解决可测试性问题，西门子的Tessent软件可以在设计流程早期阶段分析和插入大多数 DFT 逻辑，执行快速综合，运行 ATPG（自动测试向量生成），以发现和解决异常模块并采取适当的措施，满足客户不断增长的需求。
Tessent RTL Pro 进一步扩展了Tessent 产品组合的设计编辑功能，可在设计流程早期自动完成测试点、封装器单元和 X-bounding 逻辑的分析和插入，有助于客户缩短设计周期，改进设计的可测试性。与其他解决方案不同，Tessent RTL Pro 可处理复杂的 Verilog 和 SystemVerilog 结构，同时保持原始 RTL 设计的风格。
半导体公司 Renesas 目前已采用 Tessent RTL Pro 来推进其“左移” (Shift-left) 工作。Renesas Electronics Corporation 共享研发 EDA 业务部数字设计技术部门资深 EDA 主任工程师 Tatsuya Saito 表示：“使用Tessent RTL Pro 进行下一代汽车半导体设计，能够帮助Renesas延续左移策略，减少传统设计流程的迭代次数，我们现在不仅可以完成这个既定目标，同时还能保持一流的覆盖率和向量数量，为后端和验证团队提供包含Tessent IP（包括 RTL 中的 VersaPoint 测试点）的相同完整设计视图，这对Renesas提升竞争力而言至关重要。”
新解决方案与西门子Tessent DFT 工具配合使用能够实现先进功能，Tessent RTL Pro 能够分析 RTL 复杂性及其对测试点插入的适应性，从而评估是否能够高效地编辑用户的 RTL 结构，这是在整个设计过程中添加测试点时的一个关键因素，能够帮助用户缩短设计周期，加快产品上市速度。
